CMOS

EN CONSTRUCTION

Introduction

La technologie CMOS (complementary metal-oxyde-semiconductor), est basée sur l'emploi de transistors à effet de champ de type insulated gate ou metal oxyde (MOSFET, en bon français Transistor à effet de champ à grille isolée ou TECGI) [le gate est isolée du canal par une couche d'oxyde de type SiO2, ce qui évite d'avoir une jonction de type diode entre le gate et le canal-> on peut avoir une tension gate/source>.5V ; la concéption des circuits et grandement facilitée]. Le 'complementary' s'explique par l'utilisation de 2 transistors MOSFET complémentaires pour la réalisation des niveaux logiques.

Schéma et fonctionnement d'une porte NON en CMOS

Q1 est un transistor MOSFET de type 'PMOS enhancement', il est passant lorsque V(gate-source) est négatif, sachant qu'ici la source est la pate reliée à VDD. Q2 est un transistor MOSFET de type 'NMOS enhancement', il est passant lorsque V(gate-source) est positif, sachant qu'ici la source est la pate reliée à la masse.
(rappelons par ailleurs que drain et source sont a priori équivalents pour un transistor FET, la principale différence réside en l'occurence dans le fait que le transistor a été conçu pour avoir une capacité Gate-Drain plus faible que la capacité Gate-Source ; dans la schématisation usuelle, l'extrémité de la ligne du gate indique le drain) Le fonctionnement de la porte NON est alors très simple:

Si A=Vpp, Q1 est bloquant et Q2 est passant, la sortie est reliée à la masse;
Si A=0V, Q1 est passant et Q2 est bloquant, la sortie est reliée à Vpp.

Pour concevoir des portes plus compliquées, c'est tout aussi simple. (Cf. l'exemple d'une porte NAND)

Les circuits integrés CMOS

Les circuits integrés CMOS se présentent pour la plupart en boitiers DIP.